这篇的目的是更深入的了解HyFET，并提出一些可能的仿真路线
让我们沿着文章的逻辑梳理吧
The dual-epitaxy SiC JFETstructure
用了两次epi的SiC，utilizing p-doping grounded SiC to prevent GaN topology from high voltage
ref：Accumulation mode triple gate SOI LDMOS withultralow on-resistance and enhanced transconductance
ref：High-Voltage Thin-SOI LDMOS With UltralowON-Resistance and Even Temperature Characteristic
这两篇文章prove the validity of the p-GaN as well as providing numerical simulations for the effectiveness of the HyFET
super junction可以在关断时形成耗尽区，从而提升击穿电压，文中使用triple gate 加上氧化层，让我们来看看这么做会带来什么好处
这样的trigate扩展了沟道，现在氧化层表面也能形成沟道，因此降低了on-resistance
关断时也扩展了depletion region，从结果上来看，trigate在降低了on-resistance的同时得到了和superjunction差不多的击穿电压
SOI的制作过程，根据我的理解，这两篇证明了gate可以通过高参杂区域形成沟道或耗尽，作为JEFT的理论支持
- plink区域在正偏时影响不大，但是在反偏时可能会影响关断电压
- 用不同能量的p参杂后1700度的退火，p参的浓度没有给，和drain的n接触也没有给
- drift区域的n参8E15，决定了击穿电压
- second epi layer会影响导通电阻，n参为5E16
High-quality GaNepitaxy on 4°-offaxis 4HSiC substrate
在SiC上生长高质量的GaN，同时保证导电性可能是制作这个器件的主要困难。SiC和GaN的晶格失配很小（仅为3.6%），生长困难的原因是高质量的SiC使用offaxis，而GaN必须on axis生长
ref：Strain Release in GaN Epitaxy on 4° OffAxis 4H-SiC
We developed a two-step biaxial strainrelease method to tackle this challenge
SiC传统的生长方法是4°off-axis，这是由于
- SiC有多种堆叠方式（4H，6H这些）
- SiC属于4-4半导体，极性较弱，容易沿台阶进行堆叠
而GaN一般使用on-axis这是因为
- 极性强，台阶效应弱
- 没有多种堆叠方式（同前一条）
- 可能利于形成2DEG
生长的TD浓度为1E9/cm2,和onaxis的SiC comparable，AlN的厚度为60nm，文中对各种缺陷进行了详尽的测量，等要用了再看
ref：Effects of Thermal Boundary Resistance on ThermalManagement of Gallium-Nitride-Based SemiconductorDevices: A Review
TBR的理论计算我同样不准备涉及，找这篇文章是想找到GaN/AlN/SiC界面TBR的典型值范围
- ref84: 36nm AlN, TBR = 5.3 m2k/GW, 还挺小。使用了玻尔兹曼弛豫近似，计算了PD和near-interface dislocation的贡献
- ref85：重点研究，对GaN/AlN/SiC界面热阻进行了详尽的研究和分析，是估计这个device中TBR的关键！TBR的值是13~30
ref： Low Thermal Resistance of a GaN-on-SiC Transistor Structure with Improved Structural Properties at The Interface - ref原文也对AlNinterlayer进行了详细的分析，我的原则是多线并进，等到了需要这个东西的时候再来找/分析
贴两张图先跑了
Damascene-process-based in-cell interconnection
Damascene的意思是先刻蚀槽再填充金属，然后再CMP
interconnection连接了2DEG和SiC，好消息是文中给出了contactresistance，到时候当电阻算就完事了
另一个技术是p-GaN gate with GaON reinforcement，虽然和热建模没啥关系
ref：p-GaN Gate HEMT With Surface Reinforcementfor Enhanced Gate Reliability
用O plasma后退火，再p-GaN上方形成了一层GaON，提升BV减小漏电
device parameter
- SiC JEFT 阻值50mΩ/cm2 阈值为-4.4V
- 2DEG为6.6Ω/mm，饱和电流600mA，属于最先进层次 阈值为0.5V
gate开启时，走D-G-S通路，饱和电流和Ron受SiC JEFT的限制
Gata关断时，成为一个reverse-biased的SiC PNjunction。这个时候其实是把S看成G，把M看成S
理解hyFET比较麻烦的一个角度是“预夹断”，这个现象在mos管模型中有学过。从直观上来看，“夹断抑制电流”是一个负反馈过程，升高Vds一定会造成电流的提升，不会存在“预夹断后电流减少”这种现象。预夹断也标志着mos进入饱和区。
当D的电势够高时（Vs），G靠近D一端将无法维持与沟道Vth的电压差，从而阻值沟道的形成，在Vs之后出现空间电荷层
空间电荷又能怎，就像三极管的集电极一样，电子照样被带正电的Drain收集。但是为什么在预夹断之后会1.进入饱和区 2.由gate控制电流密度
从微观上看
- 空间电荷区域的电子以饱和速度被电场拉着走
- 而参与漂移的电荷数量有反型层尖端的“电荷密度”决定，而这个密度由gate电压决定
- 继续增加Vds也只会扩展空间电荷区，并不能影响电荷密度
回到GaN-HEMT模型中，我们现在可以理解，空间电荷的形成是“高电势影响到Gate下沟道形成”的结果，当沟道不能再形成后，积累的正电荷形成强大的电场收集电子。因此在这里出现了等势面集中与热点
下一步需要知道在sentarous中是如何处理耗尽区的，找JEFT的仿真结果应该会比较好